我正在 Artix-7 FPGA 上设计一个简单的内存控制器和 PHY，但在读取数据表中遇到问题。内存部分数据表（和 JEDEC JSD79-3F 文档）中的时序以 CK / tCK / nCK 单位表示，如果不以标称频率运行内存，则在我看来是模棱两可的（例如，对于 1333 MT / s 模块，低于 666 MHz 时钟）。
如果我以 300 MHz 的频率运行 1333 MT / s 模块-仍然允许 DLL 打开，根据数据表速度箱，-CK / tCK / nCK 单元等于 1.5 ns（来自模块的本机 666 MHz），或 3.33 ns（从它实际运行的频率）？
也就是说，数据表中的某些定时参数仅在更改速度箱时才会更改。例如，对于 1333 部分，tRP 为 13.5 ns，这也与 1066 部分的 13.125 ns 的 tRP 向后兼容-无论设备的物理时钟引脚选择的工作频率如何。
但是，在 300 MHz 下运行 DDR3 模块仅允许使用 CL = CWL = 5，这再次以“CK”单位表示，这意味着 5 个输入时钟周期，即 5 * 3.33 ns。
我想我要问的是“CK”（或 nCK 或 tCK）单元是否与所选择的速度仓（选择 DDR3-1333 时，tCK = 1.5 ns）或实际时钟信号的频率相关联由控制硬件提供给内存模块（例如，600 MT / s 模式为 3.3 ns）？
这是 u / Allan-H 对 reddit 的回应，他帮助我得出了一个结论：
当您在模式寄存器中设置 CL 时，这也是芯片将等待的时钟数，因为在将数据放在引脚上之前，我们需要将 5ns 的时钟数视为 a。现在，该时钟是您的控制器提供给芯片的时钟（毕竟，它是SDRAM）。
您有责任确保您编程的时钟数（例如 CL = 5）乘以时钟周期（例如，因为
与直觉相反，DRAM 芯片不知道它有多快；它必须由 DRAM 控制器用该信息进行编程。该信息可能会被硬编码到控制器中（例如，对于 FPGA 实现），或者通过通常会读取 DIMM 上的 SPD EEPROM 以计算速度等级的软件，然后将适当的值写入 DRAM 控制器。
这也解释了被定义为例如“大于 3CK 或 5ns”的定时值。在这种情况下,存储器芯片不能比 5ns 更快地响应,但是内部逻辑还需要输入 CK 引脚上的 3 个正时钟边沿来完成由该示例参数定义的动作。
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